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[강해령의 하이엔드 테크] 삼성전자 12나노급 D램에 관한 7가지 흥미로운 이야기 <2>

산업 기업 2022.12.30 07:37:01

독자님, 안녕하세요. '삼성전자(005930) 12나노급 D램에 관한 7가지 흥미로운 이야기' 2편입니다. 1편에서는 D램의 역할과 생산성, 전력 효율성에 대해서 살펴봤습니다. 2편에서는 신규 D램의 속도 계산법, DDR5와 EUV, 커패시터에 대해 알아보겠습니다. 4. 이번 제품은 최대 동작속도 7.2Gbps를 지원한다. 이는 1초에 30GB 용량의 UHD 영화 2편을 처리할 수 있는 속도이다. 이번 제품 동작 속도에 대한 이야기부터 시작해보겠습니다. 7.2Gbps가 대체 뭘까. Gbps는 '초당 기가비트(Gigabit Per second)'입니다. 위에서 비트는 데이터의 최소 단위이고, 기가(G)는 대략 10억이라고 설명드렸죠. 네. 7.2Gbps는 7.2X10억, 그러니까 D램 속 약 72억개 기억 공간에 있는 0 또는 1을 단 1초만에 동시에 빼거나 집어넣을 수 있다는 얘깁니다. 뒤에 나오는 기가바이트(GB) 중 바이트는 데이터 한 묶음의 단위입니다. 1바이트는 8개의 0또는 1(비트)로 이뤄진 일종의 정보 꾸러미입니다. ‘00000000’부터 ‘11111111’까지. 2의 8승, 1바이트에는 총 256가지 경우의 수가 나오겠네요. 아무튼 그래서 간략하게 비트와 바이트 관계를 정리하면 '8비트(b)=1바이트(B), 또는 1비트= 0.125바이트'입니다. 오, 근데 자료만 보면 조금 이상한 계산이 나옵니다. 7.2Gb를 1초에 전송한다…'1비트=0.125바이트' 식에서 양변에 7.2를 곱하고 G를 갖다붙이면 초당 0.9GB 데이터만 전송하는 거 아닌가? 어떻게 60GB(30GB 영화 2편)이라는 값이 나올까. 궁금해서 좀 더 알아봤습니다. 그랬더니 여기선 두 가지 더 설명할 게 있었습니다. 먼저 '핀(Pin)'의 개념입니다. 핀은 D램 속 정보가 안팎으로 왔다갔다 할 수 있는 통로입니다. 회사·학교 입출구(I/O)와 엘리베이터로 이해하면 쉽습니다. 이번에 개발한 D램 속에는 8개 핀이 탑재됐다고 합니다. 이 핀당 데이터 처리 속도가 7.2Gbps라고 합니다. 두 번째, 이 계산은 이번 12나노 급 D램 모듈 단위로 봐야 합니다. 이번 제품에는 한 모듈 당 8개 D램이 장착됐다고 해요. 그러니 1개 D램 칩이 아닌, 1개 모듈 속 8개 D램 칩이 합심해서 영화를 처리한 속도를 계산한다고 봐야 합니다. 그러니까 복잡하지만 다시 정리해보면 7.2(Gb에서 출발) X 0.125(GB 단위로 환산 완료) X 8(핀 수 계산 완료) X 8(모듈 당 D램 개수 계산 완료) = 57.6. 거의 60GB에 가까운 값이 나오게 되네요. 핀과 모듈의 존재감을 잊지 말아야 할 것 같습니다. 5.업계 최초 12나노급 16Gb "DDR5 D램" 개발 DDR5라는 용어는 이미 언론 기사에서도 참 많이 다뤄져서 간략하게만 설명하겠습니다. DDR5는 D램 회사와 각종 IT 업체들이 정한 D램 규격입니다. 지난 2013년 DDR4가 지정된 데 이어 2020년엔 DDR5가 제정됐습니다. AI, 가상현실, 클라우드 시대로 데이터가 폭발하니까 "고도화한 D램 스펙을 '표준화'해서 전자부품·기기 업체들이 수월하게 D램을 호환할 수 있도록 해보자"고 만든 게 DDR5입니다. 다양한 D램 회사들은 통상 이 규격 안에서 칩을 만들게 됩니다. 한 예로 이번에도 삼성은 DDR5 규격에 맞춰 16Gb D램을 냈죠. 32, 64Gb 개발도 조만간일 듯 합니다. 표에서 보실 수 있듯 전반적으로 전송 속도와 용량이 쭉쭉 늘어났고, 동작 전압은 낮춘 것이 특징입니다(부피 축소가 주요 원인으로 추론할 수 있죠?). 내년부터 인텔 등 글로벌 프로세서 회사가 DDR5가 호환되는 CPU를 생산하면서 D램 업계도 새로운 전환점을 맞게 됐죠. D램 불황기로 침체된 분위기 속에서 과연 DDR5가 역전의 키워드가 될 수 있을지 지켜봐야겠습니다. 향후 DDR5의 점유율도 시장조사업체 옴디아의 전망치를 참고해주세요. 6. 멀티 레이어 EUV 기술을 활용해 업계 최고 수준의 집적도로 개발됐다. EUV 역시 참 많이 언급되는 이야기이죠. 삼성전자는 14나노 D램을 12나노급으로 줄일 수 있었던 핵심 기술로 EUV를 소개했습니다. EUV는 반도체 회로 모양을 빛으로 찍어내는 노광 공정에서 활용되는 광원(光源)입니다. 기존 불화아르곤(ArF) 빛보다 파장이 14분의 1 짧아서 얇은 회로를 더 정교하고 반듯하게 찍어낼 수 있죠. 삼성전자는 2021년 10나노 1세대(게이트 폭이 10나노 후반대인) D램에 EUV를 첫 적용한 이후 점차 확대 중입니다. 실제 전작인 14나노 D램에선 5개 레이어(알려지기로는 D램 레이어는 총 50~60개로 구성됐다고 합니다)에 EUV가 쓰인 것으로 전해지고요. 이번엔 더 발전해 5개 이상의 회로 공정에 EUV가 활용됐을 것으로 보입니다. SK하이닉스도 이미 EUV 기술로 D램을 만들고 있고, 미국 마이크론 테크놀로지도 EUV 도입을 준비하고 있습니다. D램 업체들의 EUV 활용 전략도 향후 D램 업계의 상당한 이슈가 될 것 같습니다. 7. 삼성전자는 유전율(K)이 높은 신소재 적용으로 전하를 저장하는 커패시터(Capacitor)의 용량을 높였다. 마지막 이야기입니다. '기억의 공간' 속 커패시터 얘기를 해보려고 합니다. D램에서는 트랜지스터의 대문인 '게이트'에 전압이 걸리고, 통로(채널)가 개방되면 전기 알갱이들이 질주해 들어가면서 커패시터로 쏙 들어가 자리를 틀게 되죠. 커패시터가 저장하고 있는 전하 종류에 따라 디지털 신호가 0 또는 1로 구분됩니다. 따라서 커패시터 성능은 굉장히 중요합니다. D램은 특성 상 전기 알갱이가 언제든지 도망나갈 수 있는 메모리라서요. 만약 전기 알갱이가 커패시터로 들어왔다면 못 도망가게 잘 움켜잡아야 합니다. 잡아야 할 것을 놓치는 순간 문제가 생기는 겁니다. 그래서 커패시터 내부에는 유전(揄電·끌어들일 유, 전기 전)율이 높은 물질, 즉 전기 알갱이들을 잘 끌어들여서 꽉 붙잡을 수 있는 소재로 도배를 해놓습니다. 이 커패시터 막의 유전율은 갈수록 중요해지고 있습니다. 기억의 공간 면적이 줄어들면 커패시터의 크기도 줄어들고 유약해지기 마련이죠. 몸집이 줄어들면 유전율이 큰 소재라도 채워놓아야 예전에 발휘했던 카리스마를 발휘할 수 있습니다. 지금까지 커패시터 유전막은 유전율이 좋은 소재 조합으로 알려진 지르코늄-알루미늄-지르코늄(ZAZ) 층으로 만들어졌는데요. 업계에 따르면 이 ZAZ 조합에 좀 더 다양한 물질을 배합해서 유전율을 높이기 위한 방법을 칩 제조사에서 고안해내고 있다고 합니다. 커패시터 소재 기술. 어디까지 진화할까요? 지금까지 삼성전자 12나노 D램 보도자료를 자세히 뜯어봤습니다. 사실 내용이 너무 생소하고 쉽지 않지만, 앞으로 나올 D램 기술의 변화 포인트를 짚어보는 것도 큰 재미인 것 같습니다. 내년 D램 기술 시장에서는 과연 어떤 일이 벌어질 지 기대하면서 이번 연재물 마무리합니다. 독자 여러분, 올해도 정말 고생 많으셨습니다. 내년에 더 좋은 내용으로 찾아뵙겠습니다. :)

삼성전자 12나노급 D램에 관한 7가지 흥미로운 이야기 [강해령의 하이엔드 테크]

산업 기업 2022.12.30 07:36:51

독자 여러분, 안녕하세요. 지난 21일 삼성전자(005930)에서 새로운 D램 반도체를 출시했죠. 일명 12나노급 16Gb DDR5 EUV D램. 처음 보신 분들은 나열된 용어들이 마치 암호처럼 느껴지실 수도 있을 것 같은데요. 그래서 준비했습니다. 간단하게 삼성전자에서 설명한 보도자료 원문의 키워드를 가져와서 이 D램이 어떤 반도체인지, 어떤 의미를 지니고 있는지 살펴보려고 합니다. 총 7가지 재밌는 이야기를 발견할 수 있었습니다. 총 두편으로 나뉩니다. 1편에서는 총 3가지 이야기를 다룹니다. 2편에서는 나머지 4개 스토리를 담고 있습니다. 1. 삼성전자, 업계 최선단 12나노급 D램 개발 D램이 무슨 장치인지부터 짚고 넘어가봅시다. D램은 골프로 따지면 '캐디'와 비슷한 역할입니다. 골퍼가 탁 트인 골프장에서 스윙을 한다고 가정해볼까요. 캐디는 바로 옆에서 가방을 들고 다니면서 상황에 따라 필요한 골프채를 건네죠. 풍향, 현재 위치 등을 꼼꼼하게 기록해뒀다가 스윙 직전에 귀띔을 해주기도 합니다. D램은 캐디 같습니다. 중앙처리장치(CPU)가 전자기기가 필요한 각종 데이터 연산에 집중한다면요. D램은 CPU 바로 옆에서 연산에 필요한 정보를 기억했다가 빠른 속도로 전달하는 장치입니다. 사실 이 역할을 하는 1차 메모리는 'S램'이 있습니다. 그러나 S램은 용량이 아주 작아서 정말 급한 용무만 해결하고요. 대부분 정보 저장과 CPU와의 정보 공유는 용량이 큰 D램이 합니다. '주 기억장치'라고 불리는 이유죠. 그럼 D램 바로 앞 수식어인 '12나노급'은 무엇일까. 먼저 D램 속을 좀 자세히 들여다봐야 합니다. 먼저 전기 알갱이, 즉 전자를 저장하는 기다란 통 모양 '커패시터'가 가장 눈에 띕니다. 저장소 속에 전자들이 꽉꽉 채워지거나 빠지면서 '0' 또는 '1'이라는 디지털 신호를 기억하는 곳입니다. 커패시터 앞에는요. 전하들이 저장소로 도달하거나 그렇지 못하도록 교통정리를 하는 녀석이 있습니다. 이 친구를 '트랜지스터'라고 합니다. 지금부터 트랜지스터와 커패시터를 합쳐서 '기억의 공간'이라고 부르겠습니다. 전문 용어로는 'D램 셀(Cell)'입니다. 12나노급이라는 표현은 말이죠. '트랜지스터' 안에서 전자가 이동하는 통로(채널) 폭이 12.몇 나노미터(㎚·10억분의 1m) 정도 된단 얘기입니다. 이 길이는 갈수록 짧아지고 있습니다. 12나노급 D램 개발 직전인 2021년 10월 삼성전자가 14나노 D램을 개발했다고 발표했죠. 최신작인 12나노급 D램은 전 세대보다 채널의 길이를 약 1.몇 nm 더 작게 만들었다는 걸로 풀이할 수 있습니다. 2. 12나노급 16기가비트(Gb) D램은 이전 세대 제품 대비 생산성이 약 20% 향상됐다. 아니 그러면, 이 채널의 길이는 왜 점점 줄이려는 걸까. 다양한 원인이 있는데요. 가장 큰 이유는 생산성과 직결되는 문제이기 때문입니다. 트랜지스터 채널의 길이, 즉 선폭을 줄일수록 이익을 더 많이 남길 수 있다는 이야기죠. 조금 더 자세히 이야기해 봅시다. D램 안에 있는 기억의 공간은 한 두개만 있는 게 아닙니다. 이번 보도자료에서 언급된 16Gb가 바로 '기억의 공간' 개수를 나타내는데요. Gb에서 비트(b)는 0또는 1을 의미합니다. 기가(G)는 2의 30승, 약 10억을 뜻하고요. 그러니까 16Gb는 160억 여개의 0 또는 1을 저장하는 '기억의 공간'이 한 칩 속에 들어가있단 걸 뜻합니다. 자, 14나노에서 12나노급으로 줄어들었다는 건 이 160억개 기억 공간의 게이트 길이가 일제히 줄어들었다는 걸 뜻합니다. 그럼 어떤 일이 벌어질까요. 같은 스펙으로 기억 공간을 160억개 만들더라도 폭이 줄었으니 더 몸집이 작은 D램 칩이 나오게 됩니다. 이젠 나무가 아닌 숲을 봅시다. 반도체는 동그란 웨이퍼 위에 만들어집니다. D램 칩이 확 작아지면 한 개 웨이퍼에 생산할 수 있는 D램 수가 더 많아진다는 얘기이기도 합니다. 그럼 한 웨이퍼 위에 더 많은 D램을 만들 수 있는 거니까 물량이 훨씬 늘어나고, 양이 늘어났으니 D램 가격을 다른 곳보다 낮출 수 있겠네요. 한마디로 더 싸고 좋게 만들 수 있다는 겁니다. 삼성전자는 이번 기술 개발로 D램 생산성을 20% 올렸다고 밝혔습니다. 생산성 향상의 기준을 정확히 확인할 수는 없습니다. 허나 만약 이 기준을 칩 개수로 가정한다면 한 개 웨이퍼에서 1000개 만들 걸 1200개로 늘렸다는 '추측'을 할 수 있겠습니다. 또 만약 동일하게 1000개를 만든다고 해도 동일 면적에 트랜지스터가 더 많이 들어간, 용량 큰 메모리를 만들 수 있단 의미이기도 하겠네요. 기술의 발전입니다. 어느 쪽이든 웨이퍼 한 장이 갖는 부가가치는 커지는 셈입니다. 채널 폭을 줄이는 이유는 생산성 외에도 다양합니다. 우선 D램 속도가 빨라집니다. 이걸 우리 사는 세상에 비유하면요. 마치 출퇴근·등하교길이 짧아지는 것과 같습니다. 같은 속도라도 거리가 짧아지면 데이터가 훨씬 빨리 이동할 수 있겠죠? 세상은 범람하는 데이터를 빨리 처리하기 위해 속도감 죽이는 D램을 원합니다. 따라서 채널 길이를 줄면서 D램 속도를 높여나가는 게 D램 회사들의 미션입니다. 3. 이 제품은 이전 세대 제품보다 소비 전력이 약 23% 개선됐다 게이트 길이를 줄이면 에너지 효율에도 긍정적인 영향을 줍니다. '기억의 공간'에는 이들이 열심히 정보를 쓰고 지우고, 유지하는 일을 할 수 있도록 '전압'을 제공해줘야 합니다. 이때 필요한 전력들이 트랜지스터와 큰 연관이 있습니다. 트랜지스터 선폭이 짧아지면 말이죠. 동작 전압과 전류가 낮아져서 전력 효율 향상으로 이어집니다. 반대로 D램이 열심히 일하지 않고 저장된 전자들을 가두고만 있을 때도 전력 소모가 있습니다. 전자들이 새어나가면서 원치 않는 전류의 흐름이 발생하기 때문인데요. 문제는 게이트의 선폭이 줄어들수록 그런 전력 소모가 많아진단 겁니다. 아무래도 게이트가 좁아지면 탈출구까지 거리가 짧아지는 셈이니 질풍노도의 전기 알갱이들이 더 잘 도망다니는 것이죠. 트랜지스터 채널 길이가 짧아지면서 발생하는 비이상적 현상, 이른바 숏 채널 효과가 핵심 키워드입니다. 이 문제가 심화하면서 학계와 산업계에서는 원치 않는 전력 소모를 줄일 새로운 방안을 찾고 있습니다. 종합해보면 이번에 삼성이 소비전력을 23% 개선했다는 건 △'기억의 공간' 채널 단축과 면적 축소로 동작에 활용되는 전압이 낮아지고 △누설 전류를 줄일 수 있는 다양한 소재·설계 기술을 복합적으로 결합해 에너지 효율을 도모했을 가능성이 큽니다. 스마트폰에서든 데이터센터에서든 사용자가 동일 용량의 D램을 사용했을 때 전력 소모가 감소되는 것은 꽤 의미있는 일입니다. 다만 한가지 더. 사실 전력 효율 이야기가 나온 김에 전력 소모에 대한 거시적인(?) 고민도 한번 짚어봐야 합니다. 한 개 D램 '기억의 공간' 전력이 20% 이상 줄었다고 해도 말이죠. 전체 ‘웨이퍼’ 수준에서도 전력 소모가 이만큼 줄었는지 한번 냉정하게 생각해볼 필요도 있습니다. 이건 또 무슨 이야기냐고요. 2번에서 이야기한 “동일한 1000개를 만들더라도 더 많은 트랜지스터를 집어 넣을 수 있다”는 설명과 관련 있습니다. 위 그림과 함께 극단적 예를 봅시다. 어떤 12인치 웨이퍼에 단 1개 트랜지스터를 만들 수 있다고 봅시다. 이 트랜지스터의 가로, 세로 폭을 절반으로 줄이는 획기적인 공정 기술이 개발됐다고 가정할게요. 그럼 같은 면적에 4개의 트랜지스터를 집어넣을 수 있게 되겠죠? 반도체 소자 설계 룰에 따르면요. 트랜지스터 크기가 줄면 전류와 전압도 그만큼 줄어듭니다. '전력=전류 X 전압' 공식을 적용하면 1/2 x 1/2니까 한 '기억의 공간' 전력은 기존보다 4분의 1로 줄어듭니다. 이까지는 좋죠? 그런데 문제는 이 광경을 더 높이서 봤을 때 보입니다. 우리는 아까 1개 트랜지스터를 만들 자리에 결과적으로 4개 트랜지스터를 집어넣을 수 있게 됐다고 했는데요. 그럼 각각 트랜지스터의 전력 합해볼까요? 1/4 X 4라서 결국 1. 12인치 웨이퍼 전체에 심어진 새로운 트랜지스터들의 전력 합은 기존 1개 커다란 트랜지스터 전력량과 같다는 결론에 이르게 됩니다. 웨이퍼가 아닌 칩 단위로 잘라서 보더라도 마찬가지 이야기가 됩니다. 만약 기술 고도화로 8Gb(8억개 셀) 칩 면적에 전력 개선을 한 트랜지스터16Gb(160억 개 셀)를 심었다고 해도, 전체 전력은 기존과 큰 차이가 없을 것이라는 결론이죠. 물론 D램 안에는 트랜지스터 외 다른 요소와 변수가 너무 많아서 트랜지스터 축소만으로 전력 효율성을 따지긴 힘듭니다. 다만 트랜지스터 동작 전력이 D램에서 꽤 중요한 부분을 차지한다는 점에서 그냥 넘어갈 문제도 아닙니다. 다만 면적 축소와 함께 전력 효율성을 획기적으로 올릴 수 있는 방안이 마련돼야 한다는 의견이 나옵니다. D램 전문가 조성재 가천대 교수는 "동작전압을 낮추고 원치않는 누설 전류를 최소화하는 것이 가장 큰 과제"라며 "특히 정보 유지 시간을 늘리고 비동작시 전력 소모를 낮추려면 누설 전류를 막는 일이 상당히 중요한데, 신뢰성 있는 소재와 독특한 구조 관련 원천 기술을 개발하는 것이 핵심"이라고 설명했습니다. 2편으로 넘어갑니다. 2편에서는 D램의 속도, DDR5와 EUV, 커패시터에 관한 이야기가 나옵니다.